Entity: oh_clockmux4

Diagram

N SYN TYPE [N-1:0] en0 [N-1:0] en1 [N-1:0] en2 [N-1:0] en3 [N-1:0] clkin0 [N-1:0] clkin1 [N-1:0] clkin2 [N-1:0] clkin3 [N-1:0] clkout

Description

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Function: 4:1 Clock Mux

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Author: Andreas Olofsson

License: MIT (see LICENSE file in OH! repository)

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Generics

Generic name Type Value Description
N 1 vector width
SYN "TRUE" synthesizable (or not)
TYPE "DEFAULT" implementation type

Ports

Port name Direction Type Description
en0 input [N-1:0] clkin0 enable (stable high)
en1 input [N-1:0] clkin1 enable (stable high)
en2 input [N-1:0] clkin1 enable (stable high)
en3 input [N-1:0] clkin1 enable (stable high)
clkin0 input [N-1:0] clock input
clkin1 input [N-1:0] clock input
clkin2 input [N-1:0] clock input
clkin3 input [N-1:0] clock input
clkout output [N-1:0] clock output