Documentation for:

Generated by TerosHDL © 2020-2021 License GPLv3
Carlos Alberto Ruiz Naranjo (carlosruiznaranjo@gmail.com)
Ismael Perez Rojo (ismaelprojo@gmail.com)

Project revision 2021-09-06 13:36:01

Designs

Module: axi_fifo_bram
Module: bimpy
Module: bitreverse
Module: butterfly
Module: convenc
Module: convround
Module: crc32_tx
Module: dot11_tx
Module: ht_ltf_rom
Module: ht_stf_rom
Module: hwbfly
Module: ifftmain
Module: fftstage
Module: l_ltf_rom
Module: l_stf_rom
Module: laststage
Module: longbimpy
Module: modulation
Module: openofdm_tx
Module: openofdm_tx_s_axi
Module: punc_interlv_lut
Module: qtrstage
Module: ram_2port
Module: ram_simo
Module: adc_intf
Module: byte_to_word_fcs_sn_insert
Module: rx_intf
Module: rx_intf_m_axis
Module: rx_intf_pl_to_m_axis
Module: rx_intf_s_axi
Module: rx_iq_intf
Module: ram_2port
Module: side_ch_control
Module: side_ch_m_axis
Module: side_ch_s_axi
Module: side_ch_s_axis
Module: csi_fuzzer
Module: dac_intf
Module: tx_bit_intf
Module: tx_interrupt_selection
Module: tx_intf
Module: tx_intf_s_axi
Module: tx_intf_s_axis
Module: tx_iq_intf
Module: cw_exp
Module: dc_rm
Module: fifo8_delay64
Module: iq_abs_avg
Module: iq_rssi_to_db
Module: n_sym_len14_pkt
Module: phy_rx_parse
Module: time_slice_gen
Module: tsf_timer
Module: tx_control
Module: xpu
Module: xpu_s_axi